Weryfikacja formalna (formal verification) to proces udowadniania poprawności systemów sprzętowych lub programowych przy użyciu rygorystycznych metod matematycznych i logiki. Polega ona na sprawdzeniu, czy dany model systemu spełnia określoną specyfikację formalną we wszystkich możliwych stanach i dla wszystkich danych wejściowych. W przeciwieństwie do tradycyjnych testów, weryfikacja formalna pozwala na znalezienie subtelnych błędów w sytuacjach brzegowych i zapewnia najwyższy poziom pewności co do bezpieczeństwa i niezawodności systemów.
Źródło: cordis.europa.eu
